module top;
integer ia,ib;
reg a,b;
wire s,c;
and a1(c,a,b);
xor x1(s,a,b);
initial
begin
for(ia=0;ia<=1;ia=ia+1)
begin
a=ia;
for(ib=0;ib<=1;ib=ib+1)
begin
b=ib;
#10 $display("a=%d b=%d c=%d s=%d",a,b,c,s);
end
end
end
endmodule


2009年10月5日 星期一
心得:著個程式是我用上次的修改過然後變成一個可以進位的加法器
滿成功的

作業

module top;
integer ia,ib;
reg a,b;
wire c;
xor x1(c,a,b);
initial
begin
for(ia=0;ia<=1;ia=ia+1)
begin
a=ia;
for(ib=0;ib<=1;ib=ib+1)
begin
b=ib;
#10 $display("a=%d b=%d c=%d",a,b,c);
end
end
end
endmodule

2009年9月28日 星期一

心得:著次的作業做出來了,跟上次第一次摸verilog懂很多著套軟體怎麼用,很開心